IEEE 802.3ba: 40 y 100 Gbps

Publicado: 16 septiembre, 2011 en Tecnología
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Por primera vez el IEEE publica en una misma especificación dos interfaces diferentes. El motivo es evidente. El objetivo fundamental de esta especificación es preservar el formato de trama  Ethernet determinado en la 802.3 (10 Gbps),es decir, utiliza la subcapa MAC IEEE 802.3, manteniendo los tamaños máximo y mínimos y sin que afecten a los protocolos de nivel 2 y 3. A su vez proporciona MAC Ethernet full duplex, un BER <=10-12 y por supuesto el soporte adecuado para OTN G.709.

 Para las interfaces de 10G, en la recomendación 802.3, en el apartado 49.1.4.2 aparece la definición de la interfaz WIS (WAN Interface Sublayer),cuya arquitectura se muestra a continuación:
 
—Le da al PCS un significado independiente del medio  para que opere sobre enlaces WAN
—Se crea una codificación 10GBASE-W encapsulando los datos previamente codificados con PCS 10GBASE-R en tramas compatibles con SDH/SONET
nEn 802.3ba sólo se habla de modelo LAN.
 
 
Para las interfaces 40G y 100G no se ha definido la capa WIS, es decir, no está definido el encapsulado SDH/SONET, sino que la trama es compatible únicamente con el encapsulado en OTN. Lógico por otra parte, porque a estas velocidades la jerarquía síncrona se queda corta.

Respecto a las condiciones de retardo, El máximo acumulado de los retardos de MAC control, MAC y RS (Resolution), es decir, la suma de los retardos de transmisión y recepción,  deben ser inferior a 409.6 ns para el caso de los 40 Gbs, e inferior a 245,75 para los 100 Gbps.

Se define una nueva subcapa de codificación física (PCS) para 40 y 100 Gbps, que es común para ambas implementaciones de capa física (40GBASE-R y 100GBASE-R), y que se basa en la existente para 10 Gbps 10GBASE-R 64B/66B. En ambos casos la PCS se hace fuera del módulo óptico. 

La capa física, tanto 40GBASE-R como 100GBASE-R, consiste en PCS transmisores y PCS receptores, que pueden o no corresponder con canales físicos y que se estructuran para incluir marcas de alineamiento y distribuir los datos en diferentes láseres. Los canales PCS (PCS lanes) son críticos para las implementaciones de 40 y 100G.  El número de canales requeridos es el mínimo común múltiplo de n canales eléctricos y m canales opticos PMD

  • 40 Gbps usa 4 canales PCS, (mínimo común múltiplo para 4 canales eléctricos (10,3125 Gbps) y 4 lambdas)
  • 100 Gpbs usa 20 canales PCS, (mínimo común múltiplo de 10 canales eléctricos (10,3125 Gbps) y 4 lambdas)

 Los datos de cada canal PCS siempre se reciben en el receptor PCS en el orden correcto. La alineación de marcadores permite al receptor PCS implementar compensación asimétrica (skew), realineando todos los canales PCS y juntándolos todos en un único flujo agregado cuya tasa de transmisión serie es de 40 o 100 Gbps ( con todos los bloques 64B/66B en el orden correcto).  La placa madre, basada en la existente 10GBASE-R con 64B/66B, es la que maneja la codificación y ensamblado de la PCS. Los datos se distribuyen entre los n canales PCS (4 para 40Gbps y 20 para 100Gbps), en bloques de 66 bits cada vez, usando algoritmo Round Robin.

 A cada canal PCS se añaden bloques de alineamiento periódicos que contienen los marcadores de canales.  Los marcadores de alineación se usan para alinear y reordenar los canales PCS en el receptor PCS. Por cada canals PCS se realiza un chequeo de paridad con 8 bits entrelazados (BIP8) 

En cada canal PCS se inserta marcadores de alienamiento únicos, que ayudan al receptor PCS a identificar cada uno de los canales PCS. Los marcadores de canales no está ni codificados ni ensamblados. Cada marcador de canal es una palabra de 8 bytes, que se transmite períódicamente cada 16.384 bloques de 66 bits.

  • Para 40 Gbps, esto es cada 104,8 microsegundos
  • Para 100 Gbps esto es cada 209,7 microsegundos

Los marcadores de alineación interrumpen cualquier transferencia de datos que esté ocurriendo, de manera que deben ser insertados en todos los canales PCS al mismo tiempo.

La subcapa PMA (Phisycal Medium Attachment) interconecta la subcapa PCS con la subcapa PMD (Physical Medium Dependent), y contiene las funciones necesarias para la transmisión, recepción y (dependiendo de la capa PHY) detección de colisión, recuperación de reloj y realineamiento.

Debido al amplio rango de interfaces soportadas y de opciones de implementación de las mismas, para explicar al completo la funcionalidad de la PMA es necesario dividir las funciones PMA en diferentes subcapas. Dos ejemplos de implementaciones específicas de arquitectura serían:

• 100GBASE-LR4, donde se definen 4 longitudes de onda de 25 Gbps por longitud de onda en una fibra monomodo.

• 100GBASE-SR10, donde se definen 10 longitudes de onda de 10 Gbps cada una de ellas y en 10 fibras multimodo en paralelo.

 Como se dijo anteriormente, para los 100 GbEthe, PCS crea 20 canales. En los ejemplos de arquitectura que se han puesto, la funcionalidad de la PMA es dividir en dos dispositivos PMA que están interconectados mediante una interfaz electrica conocida como CAUI (100 Gbps Attachment Unit Interface), la cual está basada en una interfaz de 10 Gbps por canal y 10 canales. En esta implementación, la subcapa PMA en la entrada de la CAUI multiplexa 20 canales PCS en 10 canales físicos. La subcapa PMA a la salida de la CAUI implementa tres funciones:
  1. Resincroniza las señales provenientes de los canales eléctricas de entrada
  2. Los canales eléctricos son convertidos de nuevo en 20 canales PCS
  3. Estos se multiplexan en 4 canales que son los necesarios para la subcapa PMD de 100 GBASE -LR

 Sin embargo, la implementación de la arquitectura para 100GBASE-SR10 es diferente. En este caso, un chip anfitrión se conecta directamente con un transceptor óptico que se conecta a su vez a 10 fibras paralelas para cada dirección. La subcapa PMA reside en el mismo dispositivo que la subcapa PCS, y multiplexa los 20 canales PCS en 10 canales eléctricos de la interfaz física paralela (PPI),  interfaz eléctrica que conecta PMA con PMD sin resincronización.

En resumen, las funcionalidades de alto nivel de la PMA tanto de multiplexar como de recuperar reloj siguen existiendo, pero la implementación concreta de las mismas depende de la PMD específica que se esté usando.

 Existen varias interfaces, que en el caso de la IEEE 802.3ba se han definido como lógicas, intra-chip, en contraposición a otras especificaciones pasadas donde se definen interfaces físicas, interchip. La especificación de una interfaz lógica sólo especifica las señales y sus comportamientos, mientras que una especificación de una interfaz física además especifica los parámetros eléctricos y de sincronismo de las señales. Existen tres chips de interfaces definidos, los cuales tienen una arquitectura común para ambas velocidades:

  • MII (Medium Independent Interface) es una interfaz lógica que conecta la capa MAC y la subcapa PCS. Proporciona caminos para la transmisión y recepción de datos en bloques de 64 bits. Estos caminos se agrupan en 8 canales de 8 bits, con un bit de control asociado a cada canal, para saber si es información de datos o de control en cada momento. Existe un único reloj asociado al camino de transmisión y un único reloj asociado al camino de recepción . Estos relojes operan a un 64avo de la velocidad de transmisión.
    • XGMII para 10 Gbps
    • XLGMII para 40 Gbps, reloj de 625 MHz
    • CGMII para 100 Gbps, reloj de 1.5625 GHz
  • AUI (Attachement Unit Interface) es una interfaz física que extiende la conexión entre el PCS y el PMA, con un bajo número de pines en el conector. Se trata de una interfaz con su propio reloj, multi-canal, con enlaces serie que utilizan codificación 64B/66B. Cada canal opera a una velocidad efectiva de 10 Gbps, que cuando se codifican a 64B/66B resulta una velocidad efectiva de 10.3125 Gbaudios/s. Los canales utilizan señalización diferencial balanceada acoplada AC de baja oscilación, lo que le permite alcanzar hasta25 cm. Se trata fundamentalmente de una interfaz chip2chip,
    • XAUI para 10 Gbps
    • XLAUI para 40 Gbps. 4 canales de transmisión y 4 de recepción de 10 Gbps, resultando 8 pares o 16 señales.
    • CAUI para 100 Gbps. 10 canales de transmisión y 10 canales de recepción de 10 Gbps, resultando un total de 20 pares o 40 señales.
  • PPI (Parallel Physical Interface), interfaz física para la conexión entre PMA y PMD de 40GBASE-SR4 100GBASESR10 PMDs.

Si quieres acceder al documento original del IEEE, que la fuerza te acompañe…

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comentarios
    • Gracias Carlos, el enlace que había añadido yo era más específico para la familia 802.3 . Con el que tu añades, englobamos a la 802 al completo. ¡Tenemos para unas cuantas horas sin aburrirnos!

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